삼성전자, 세계 최초로 최소 크기 트랜지스터 구현했다
42nm 3D 적층 전계효과 트랜지스터 구조
수평방향 집적도 한계, 수직 적층 구조로 극복
[출처: 삼성전자]
(서울=연합인포맥스) 서영태 기자 = 삼성전자[005930] 반도체연구소가 게이트 피치(게이트 간 거리) 42나노미터 수준의 3차원 적층 전계효과 트랜지스터 구조를 세계 최초로 구현했다고 17일 밝혔다.
삼성전자 반도체연구소 권욱현 로직TD팀 마스터는 "42나노미터 게이트 간격은 트랜지스터 하나의 가로 크기를 나타낸다. 삼성전자 논문이 발표되기 전까지 업계 최소 크기는 48나노미터였고, 삼성전자가 발표한 42나노미터는 현재까지 산업계에서 세계 최초로 구현한 최소 크기의 트랜지스터"라고 설명했다.
업계에서 이 연구를 물리적 한계로 여겨온 수평 방향 집적도 제약에 대한 구조적 돌파구로 주목하고 있다. 정영채 삼성전자 반도체연구소 로직TD팀 TL은 "수평 방향 소자 크기 감소의 한계를, 수직 적층 구조로 극복했다는 게 핵심"이라며 "2개의 면적을 차지하던 트랜지스터를 수직으로 쌓아 1개의 면적에 2개의 트랜지스터를 구현했다. 단순한 계산으로 같은 면적에 2배 더 많은 트랜지스터를 넣을 수 있는 혁신적 구조"라고 설명했다.
연구팀은 이 구조가 양산화될 경우 전력 효율과 성능 모두에서 현재 세대 전환 대비 질적으로 다른 수준의 개선을 기대하고 있다. 황동훈 수석 연구원은 "전력 효율은 같은 면적 안에 들어가는 트랜지스터 개수에 비례한다. 수직 적층 구조를 적용하면 같은 면적당 트랜지스터 개수가 2배로 늘어나므로 전력 효율도 2배 개선된다"고 말했다.
삼성전자 반도체연구소 로직TD팀은 이번 42나노미터 게이트 피치 3차원 적층 전계효과 트랜지스터 구현이 로직 반도체가 한 평면 위에 담을 수 있는 트랜지스터의 한계를 수직 공간으로 확장하는 기점이라고 강조했다. 평면에서 수직으로, 반도체가 더 작고 강력해지는 무대가 바뀌고 있다는 설명이다.
ytseo@yna.co.kr
서영태
ytseo@yna.co.kr
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